@phdthesis{Parnow2022,
  type      = {Bachelor Thesis},
  author    = {Christopher Parnow},
  title     = {Analyse der Yosys Prozesse, die Verilog in die interne Datenstruktur RTLIL konvertieren},
  doi       = {10.57683/EPUB-2034},
  url       = {https://nbn-resolving.org/urn:nbn:de:hbz:832-epub4-20349},
  year      = {2022},
  abstract  = {Das Ziel der vorliegenden Arbeit besteht darin, die Frage zu beantworten wie Yosys Verilog einliest und daraus RTLIL generiert. Mit der Beantwortung dieser Frage, soll die Datenstruktur RTLIL und die Verkn{\"u}pfung zu einem Verilog Design besser verstanden werden. Daf{\"u}r wurde das Frontend von Yosys untersucht und die Datenstruktur RTLIL n{\"a}her eleuchtet. Als Ergebnis konnte festgehalten werden, dass die AstNode Datenstruktur eine wesentliche Rolle bei der Konvertierung von Verilog zu RTLIL spielt, und mit deren Hilfe beim Einlesen ein abstrakter Syntaxbaum gebildet wird. Allein der Typ des Knotens beeinflusst, wie der RTLIL Generator damit umgeht. Weiter ist die Generierung von RTLIL::Cell Objekten als erster Schritt zur Synthese zu verstehen, da sie durch Technologie Mapping reale Komponenten abbilden k{\"o}nnen},
  language  = {de}
}