TY  - THES
U1  - Bachelor Thesis
A1  - Janik, Patryk
T1  - Untersuchung der Yosys Hardwaresynthese von der internen Datenstruktur RTLIL bis zur Netzliste
N2  - Das Ziel dieser Arbeit ist die Beantwortung der Frage "Wie funktioniert Synthese?". Yosys ist ein offenes Synthesewerkzeug, welches untersucht wurde, um diese Frage zu beantworten. Yosys implementiert eine Datenstruktur RTLIL, mit der ein Entwurf in allen Synthesephasen dargestellt wird. Yosys ist modular aufgebaut, was dem Nutzer ermöglicht, das Programm zu erweitern. Die Synthese in Yosys ist auf Pässe unterteilt, die jeweils eine bestimmte Aufgabe erfüllen. Im Rahmen der Arbeit wurde die Datenstruktur und die Passes im einzelnen analysiert. Es wurde auch untersucht, wie in Yosys Erweiterungen zu implementieren sind. Die Analyse hat gezeigt, dass ein wichtiger Teil der Synthese die Umwandlung von Prozessen in eine RTL-Beschreibung darstellt. Im Rahmen der Synthese werden die, von einem Frontend vorläufig erzeugten RTL-Komponenten, umgewandelt. Der letzte Schritt der Synthese ist das Technologiemapping, welches die umgewandelten Komponente auf die verwendete Hardware anpasst.
N2  - The aim of this thesis is an answer to the question "How does synthesis work?". Yosys is an open synthesis tool that was analyzed to answer this question. Yosys implements a data structure RTLIL that is used to represent a design at all stages of synthesis. Yosys has a modular structure, which allows the user to expand the program. Synthesis in Yosys is divided into passes, each of which performs a specific task. As part of the thesis, the data structure and the passes were analyzed in detail. It was also examined how to implement extensions in Yosys. The analysis showed that an important part of the synthesis is the conversion of processes into RTL components. During the synthesis, the provisional RTL components generated by a frontend are converted. The last step of synthesis is technology mapping, which adapts the converted components to the used hardware.
KW  - Yosys
KW  - RTLIL
KW  - Synthese
KW  - Hardwareentwicklung
UN  - https://nbn-resolving.org/urn:nbn:de:hbz:832-epub4-21123
U6  - https://doi.org/10.57683/EPUB-2112
DO  - https://doi.org/10.57683/EPUB-2112
SP  - 84
S1  - 84
CY  - Köln
ER  -