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Analyse der Yosys Prozesse, die Verilog in die interne Datenstruktur RTLIL konvertieren

  • Das Ziel der vorliegenden Arbeit besteht darin, die Frage zu beantworten wie Yosys Verilog einliest und daraus RTLIL generiert. Mit der Beantwortung dieser Frage, soll die Datenstruktur RTLIL und die Verknüpfung zu einem Verilog Design besser verstanden werden. Dafür wurde das Frontend von Yosys untersucht und die Datenstruktur RTLIL näher eleuchtet. Als Ergebnis konnte festgehalten werden, dass die AstNode Datenstruktur eine wesentliche Rolle bei der Konvertierung von Verilog zu RTLIL spielt, und mit deren Hilfe beim Einlesen ein abstrakter Syntaxbaum gebildet wird. Allein der Typ des Knotens beeinflusst, wie der RTLIL Generator damit umgeht. Weiter ist die Generierung von RTLIL::Cell Objekten als erster Schritt zur Synthese zu verstehen, da sie durch Technologie Mapping reale Komponenten abbilden können
  • The aim of this thesis is to answer the question of how Yosys reads Verilog and generates RTLIL. By answering this question, the data structure RTLIL and the link to a hardware design written in Verilog should be better understood. For this purpose, the front end of Yosys and the data structure RTLIL was examined more closely. The result of this analysis is that the AstNode structure plays an essential role in the conversion from Verilog to RTLIL and is used to form an abstract syntax tree during read in. Only the type of the node influences how the RTLIL generator handles it. Furthermore, the generation of RTLIL::Cell objects are to be understood as a first step towards synthesis, as they can introduce real components by means of technology mapping.

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Metadaten
Author:Christopher Parnow
URN:urn:nbn:de:hbz:832-epub4-20349
DOI:https://doi.org/10.57683/EPUB-2034
Referee:Tobias Krawutschke, Michael Karagounis
Document Type:Bachelor Thesis
Language:German
Publishing Institution:Hochschulbibliothek der Technischen Hochschule Köln
Granting Institution:Technische Hochschule Köln
Date of first Publication:2022/09/07
Date of Publication (online):2022/09/13
Tag:AST; Frontend; RTLIL; Synthese; Yosys
Institutes:Informations-, Medien- und Elektrotechnik (F07) / Fakultät 07 / Institut für Nachrichtentechnik
Dewey Decimal Classification:000 Allgemeines, Informatik, Informationswissenschaft
600 Technik, Medizin, angewandte Wissenschaften
Open Access:Open Access
Licence (German):License LogoCreative Commons - CC BY - Namensnennung 4.0 International