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Untersuchung der Yosys Hardwaresynthese von der internen Datenstruktur RTLIL bis zur Netzliste
(2023)
Das Ziel dieser Arbeit ist die Beantwortung der Frage "Wie funktioniert Synthese?". Yosys ist ein offenes Synthesewerkzeug, welches untersucht wurde, um diese Frage zu beantworten. Yosys implementiert eine Datenstruktur RTLIL, mit der ein Entwurf in allen Synthesephasen dargestellt wird. Yosys ist modular aufgebaut, was dem Nutzer ermöglicht, das Programm zu erweitern. Die Synthese in Yosys ist auf Pässe unterteilt, die jeweils eine bestimmte Aufgabe erfüllen. Im Rahmen der Arbeit wurde die Datenstruktur und die Passes im einzelnen analysiert. Es wurde auch untersucht, wie in Yosys Erweiterungen zu implementieren sind. Die Analyse hat gezeigt, dass ein wichtiger Teil der Synthese die Umwandlung von Prozessen in eine RTL-Beschreibung darstellt. Im Rahmen der Synthese werden die, von einem Frontend vorläufig erzeugten RTL-Komponenten, umgewandelt. Der letzte Schritt der Synthese ist das Technologiemapping, welches die umgewandelten Komponente auf die verwendete Hardware anpasst.
For most classes of chains, it is known if these contain locks, but especially for fixed-angle equilateral equiangular obtuse open polygonal chains in 3D, which can be used to model protein backbones, this is unknown. Fixed-angle equilateral equiangular obtuse closed and open polygonal chains can be used to model polymers. For these, it is clear, that locks based on knots exist, but not which chains are generally locked. We therefore examine both open and closed fixed-angle equilateral equiangular obtuse chains. For this purpose, those chains are divided into various subgroups and, depending on the subgroup, other aspects are investigated to show locks. Techniques from knot theory, graph theory, and specifically robot arm reachability and motion planning are combined. Algorithms are developed to create chains in desired configurations and to study them. It is shown why all fixed-angle equilateral equiangular obtuse closed chains are expected to be locked or in rare cases rigid and non-locked, but never non-locked and non-rigid. For fixed-angle equilateral equiangular obtuse open chains it is shown why it is expected that there are open chains that are locked and that the smallest locked open chain has 𝑛=7.
Das Ziel der vorliegenden Arbeit besteht darin, die Frage zu beantworten wie Yosys Verilog einliest und daraus RTLIL generiert. Mit der Beantwortung dieser Frage, soll die Datenstruktur RTLIL und die Verknüpfung zu einem Verilog Design besser verstanden werden. Dafür wurde das Frontend von Yosys untersucht und die Datenstruktur RTLIL näher eleuchtet. Als Ergebnis konnte festgehalten werden, dass die AstNode Datenstruktur eine wesentliche Rolle bei der Konvertierung von Verilog zu RTLIL spielt, und mit deren Hilfe beim Einlesen ein abstrakter Syntaxbaum gebildet wird. Allein der Typ des Knotens beeinflusst, wie der RTLIL Generator damit umgeht. Weiter ist die Generierung von RTLIL::Cell Objekten als erster Schritt zur Synthese zu verstehen, da sie durch Technologie Mapping reale Komponenten abbilden können
A test tool for Langton's ant-based algorithms is created. Among other things, it can create test files for the NIST-Statistical-Test-Suite. The test tool is used to investigate the invertibility, ring formation and randomness of 7 created models which are extensions of Langton’s ant. The models are examined to possibly use them as pseudo-random generator (PRG) or block cipher. All models use memories which are based on tori. This property is central, because this is how rings are formed in the first place and in addition the behavior of all models at the physical boundaries of the memory is clearly defined in this way. The different models have special properties which are also investigated. These include variable color sets, discrete convolution, multidimensionality, and the use of multiple ants, which are arranged fractal hierarchically and influence each other. The extensions convolution, multidimensional scalable and multidimensional scalable fractal ant colony are presented here for the first time. It is shown that well-chosen color sets and high-dimensional tori are particularly well suited as a basis for Langton's ant based PRGs. In addition, it is shown that a block cipher can be generated on this basis.
Domänenspezifische Sprachen gewinnen seit einigen Jahren zunehmend an Bedeutung. Xtext ist eine sogenannte \textit{Language Workbench}, mit der solche Sprachen schnell entwickelt werden können. Neben der Sprachinfrastruktur wird eine inzwischen weit fortgeschrittene Integration in die IDE Eclipse erzeugt und es können optional ein Plug-in für IntelliJ und ein Webeditor erstellt werden. Der Ansatz ist dabei, dass der oder die Codegeneratoren direkt mit dem Abstract Syntax Tree arbeiten. In dieser Arbeit wird gezeigt, wie ein Domänenmodell in eine Xtext-Sprache integriert werden kann und wie Test- und Wartbarkeit davon profitieren. Besondere Beachtung finden, gegeben durch das Projektumfeld, die Anforderungen durch Funktionale Sicherheit.
Das Ziel dieser Arbeit ist die Definition einer allgemeinen Aufgaben-beschreibungssprache, die nicht an einen einzelnen Roboter gebunden ist, sondern für alle möglichen Arten von Robotern einsetzbar ist. Dieses Ziel soll mit Hilfe der Robotic Task Definition Language erreicht werden. Die Robotic Task Definition Language (RTDL) ist eine Sprache, die an der Fachhochschule Köln im Rahmen des Instituts-übergreifenden Projektes Verteilte Mobile Applikationen (VMA)" entwickelt wird. Die Aufgabe der RTDL besteht darin, eine allgemein gültige Aufgabenbeschreibungssprache für unterschiedlichste Roboter zu definieren. Mit einer solchen Aufgabenbeschreibungssprache ist es möglich, die Steuerungssoftware verschiedener Roboter in einer einheitlichen Sprache zu beschreiben und in einem weiteren Schritt auch umzusetzen.
Diese Arbeit beschäftigt sich mit der Realisierung eines Parsers, der mathematische Beweise aus „TeXmacs“ in eine zu erstellende XML-Struktur umwandelt. Die Struktur der XML-Datei wird durch eine ebenfalls zu entwickelnde DTD-Datei vorgegeben. TeXmacs ist ein WYSIWYG-Editor zum Beschreiben von mathematischen Texten. Die Arbeit findet im Rahmen der Forschungsgruppe Naproche statt. Langfristig soll das Ergebnis der Arbeit in Naproche eingesetzt werden, um mathematische Beweise besser auf ihre logischen Aussagen zu überprüfen. Zu klären ist also, ob die logische Abfolge des erfassten TeXmacs-Beweises richtig in eine XMLStruktur umgesetzt wurde und alle dokumentierten Voraussetzungen und Beweisschritte im XML-Dokument syntaktisch richtig sind. Die Anwender, die direkt in TeXmacs mit Beweisen arbeiten, sollen eine Rückmeldung erhalten. Bei einer fehlerhaften Rückmeldung soll auch die Stelle im Beweis gekennzeichnet werden, an der der Fehler aufgetreten ist. Dieser kann so schnellstmöglich korrigiert werden. Tritt keine Fehlermeldung auf, wird auch das als Information ausgegeben. Diese Bachelorarbeit befasst sich mit der Realisierung des ersten Teils: Aus einer von TeXmacs erzeugten SCM-Datei soll mit einem Java-Programm die Struktur des mathematischen Textes ermittelt werden; es soll also eine Trennung von mathematischen Formelanteilen (Formeln, Gleichungen/Ungleichungen, mathematische Symbole, usw.) und beschreibenden Texten durchgeführt werden. Diese Struktur wird mit den Regeln einer DTD in ein XML-Format so umgewandelt, dass das resultierende XML-Dokument von den nachfolgenden Modulen des Naproche-Projekts bearbeitet werden kann.
The objective of this paper is to implement a baseband OFDM transceiver on FPGA hardware. The design uses 8-point SLT/ISLT (Slantlet/Inverse Slantlet) for the processing module with processing block of 8 inputs data wide. All modules are designed and implemented using VHDL programming language. Software tools used in this work includes Altera Quartus II 7.2 and ModelSim Altera 6.1g, to assist the design process and downloading process into FPGA board while Cyclone III board EP3C120F780C7 is used to realize the designed module.