Refine
Document Type
- Bachelor Thesis (2)
Language
- German (2)
Has Fulltext
- yes (2)
Keywords
- RTLIL (2) (remove)
Faculty
Untersuchung der Yosys Hardwaresynthese von der internen Datenstruktur RTLIL bis zur Netzliste
(2023)
Das Ziel dieser Arbeit ist die Beantwortung der Frage "Wie funktioniert Synthese?". Yosys ist ein offenes Synthesewerkzeug, welches untersucht wurde, um diese Frage zu beantworten. Yosys implementiert eine Datenstruktur RTLIL, mit der ein Entwurf in allen Synthesephasen dargestellt wird. Yosys ist modular aufgebaut, was dem Nutzer ermöglicht, das Programm zu erweitern. Die Synthese in Yosys ist auf Pässe unterteilt, die jeweils eine bestimmte Aufgabe erfüllen. Im Rahmen der Arbeit wurde die Datenstruktur und die Passes im einzelnen analysiert. Es wurde auch untersucht, wie in Yosys Erweiterungen zu implementieren sind. Die Analyse hat gezeigt, dass ein wichtiger Teil der Synthese die Umwandlung von Prozessen in eine RTL-Beschreibung darstellt. Im Rahmen der Synthese werden die, von einem Frontend vorläufig erzeugten RTL-Komponenten, umgewandelt. Der letzte Schritt der Synthese ist das Technologiemapping, welches die umgewandelten Komponente auf die verwendete Hardware anpasst.
Das Ziel der vorliegenden Arbeit besteht darin, die Frage zu beantworten wie Yosys Verilog einliest und daraus RTLIL generiert. Mit der Beantwortung dieser Frage, soll die Datenstruktur RTLIL und die Verknüpfung zu einem Verilog Design besser verstanden werden. Dafür wurde das Frontend von Yosys untersucht und die Datenstruktur RTLIL näher eleuchtet. Als Ergebnis konnte festgehalten werden, dass die AstNode Datenstruktur eine wesentliche Rolle bei der Konvertierung von Verilog zu RTLIL spielt, und mit deren Hilfe beim Einlesen ein abstrakter Syntaxbaum gebildet wird. Allein der Typ des Knotens beeinflusst, wie der RTLIL Generator damit umgeht. Weiter ist die Generierung von RTLIL::Cell Objekten als erster Schritt zur Synthese zu verstehen, da sie durch Technologie Mapping reale Komponenten abbilden können