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Untersuchung der Yosys Hardwaresynthese von der internen Datenstruktur RTLIL bis zur Netzliste
(2023)
Das Ziel dieser Arbeit ist die Beantwortung der Frage "Wie funktioniert Synthese?". Yosys ist ein offenes Synthesewerkzeug, welches untersucht wurde, um diese Frage zu beantworten. Yosys implementiert eine Datenstruktur RTLIL, mit der ein Entwurf in allen Synthesephasen dargestellt wird. Yosys ist modular aufgebaut, was dem Nutzer ermöglicht, das Programm zu erweitern. Die Synthese in Yosys ist auf Pässe unterteilt, die jeweils eine bestimmte Aufgabe erfüllen. Im Rahmen der Arbeit wurde die Datenstruktur und die Passes im einzelnen analysiert. Es wurde auch untersucht, wie in Yosys Erweiterungen zu implementieren sind. Die Analyse hat gezeigt, dass ein wichtiger Teil der Synthese die Umwandlung von Prozessen in eine RTL-Beschreibung darstellt. Im Rahmen der Synthese werden die, von einem Frontend vorläufig erzeugten RTL-Komponenten, umgewandelt. Der letzte Schritt der Synthese ist das Technologiemapping, welches die umgewandelten Komponente auf die verwendete Hardware anpasst.
In this paper we describe traffic sign recognition with neural networks in the frequency domain. Traffic signs exist in all countries to regulate the traffic of vehicles and pedestrians. Each country has its own set of traffic signs that are more or less similar. They consist of a set of abstract forms, symbols, numbers and letters, which are combined into different signs. Automatic traffic sign recognition is important for driver assistance systems and for autonomous driving. Traffic sign recognition is a subtype of image recognition. The traffic signs are usually recorded by a camera and must be recognized in real time, i.e. assigned to a class. We use neural networks for traffic sign recognition. The special feature of our method is that the traffic sign recognition does not take place in the spatial domain but in the frequency domain. This has advantages because it is possible to significantly reduce the number of neurons and thus the computing effort of the neural network compared to a conventional neural network.
The publish or perish culture of scholarly communication results in quality and relevance to be are subordinate to quantity. Scientific events such as conferences play an important role in scholarly communication and knowledge exchange. Researchers in many fields, such as computer science, often need to search for events to publish their research results, establish connections for collaborations with other researchers and stay up to date with recent works. Researchers need to have a meta-research understanding of the quality of scientific events to publish in high-quality venues. However, there are many diverse and complex criteria to be explored for the evaluation of events. Thus, finding events with quality-related criteria becomes a time-consuming task for researchers and often results in an experience-based subjective evaluation. OpenResearch.org is a crowd-sourcing platform that provides features to explore previous and upcoming events of computer science, based on a knowledge graph. In this paper, we devise an ontology representing scientific events metadata. Furthermore, we introduce an analytical study of the evolution of Computer Science events leveraging the OpenResearch.org knowledge graph. We identify common characteristics of these events, formalize them, and combine them as a group of metrics. These metrics can be used by potential authors to identify high-quality events. On top of the improved ontology, we analyzed the metadata of renowned conferences in various computer science communities, such as VLDB, ISWC, ESWC, WIMS, and SEMANTiCS, in order to inspect their potential as event metrics.
Das Ziel der vorliegenden Arbeit besteht darin, die Frage zu beantworten wie Yosys Verilog einliest und daraus RTLIL generiert. Mit der Beantwortung dieser Frage, soll die Datenstruktur RTLIL und die Verknüpfung zu einem Verilog Design besser verstanden werden. Dafür wurde das Frontend von Yosys untersucht und die Datenstruktur RTLIL näher eleuchtet. Als Ergebnis konnte festgehalten werden, dass die AstNode Datenstruktur eine wesentliche Rolle bei der Konvertierung von Verilog zu RTLIL spielt, und mit deren Hilfe beim Einlesen ein abstrakter Syntaxbaum gebildet wird. Allein der Typ des Knotens beeinflusst, wie der RTLIL Generator damit umgeht. Weiter ist die Generierung von RTLIL::Cell Objekten als erster Schritt zur Synthese zu verstehen, da sie durch Technologie Mapping reale Komponenten abbilden können